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Les avancées de TSMC dans le domaine de la gravure de puces de nouvelle génération suscitent fortement l’intérêt des amateurs de technologie. Annonçant son intention d’engager une production risquée pour son procédé à 2nm N2 dès 2025, le géant asiatique ambitionne de franchir un nouveau cap dans la miniaturisation et l’efficacité énergétique des puces. TSMC, gardien de l’innovation dans le secteur, prévoit un lancement en production de masse dès le second semestre de l’année.
TSMC redéfinit les frontières de la technologie
La technologie N2 de TSMC est ainsi prête à inaugurer une nouvelle ère, s’appuyant sur des transistors à nanosheets en silhouette intégrée (GAAFET). Ce tournant technologique devrait permettre une augmentation de performance allant de 10 à 15% tout en maintenant la consommation énergétique actuelle. Parallèlement, la réduction de consommation énergétique pourrait atteindre 25 à 30% lorsque les performances restent semblables à celles du N3E. Une densité de puce accrue de 15% est également anticipée.
Quelques caractéristiques phares de la technologie N2 :
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Un gain de performance significatif tout en réduisant l’empreinte énergétique.
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Une optimisation de la densité de puce de l’ordre de 15%.
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Une technologie flexible avec la possibilité d’hybridation inter-bibliothèque dédiée aux différentes fonctionnalités (performance, économie d’énergie, efficacité spatiale).
Avec l’arrivée du N2, TSMC introduit également la technologie NanoFlex. Celle-ci ouvre la voie à une conception de puce plus polyvalente, permettant de combiner des cellules issues de bibliothèques variées dans un seul design bloc.
Une avancée technologique sans précédent
Prévue pour fin 2026, la version améliorée N2P de cette technologie promet de repousser encore plus loin les limites de la performance. Avec une augmentation prévue de la fréquence de 15% à 20%, une baisse de la consommation énergétique de 30% à 40% et la densité de puce surpassant de 1,15 fois le N3E, cette innovation ne manquera pas d’impressionner. Cependant, il convient de noter que N2P se passera du réseau de distribution d’alimentation par le dos (BSPDN) qui était initialement prévu.
Le développement du procédé N2 avance à grands pas chez TSMC. Les dispositifs à nanosheets GAAFET atteignent déjà plus de 90% des performances attendues, et les rendements des dispositifs SRAM de 256 Mo dépassent les 80%.
L’écosystème des puces en plein essor
Une autre nouveauté majeure est le condensateur métal-isolant-métal à super-haute performance SHPMIM qui améliorera la stabilité d’alimentation grâce à une densité de capacité doublée par rapport aux anciens modèles SHDMIM, tout en réduisant la résistance au-dessus et dans les vias de 50%. En outre, le nombre de nouveaux tape-outs pour le N2 lors de sa première année est attendu pour être deux fois supérieur à celui du N5, illustrant l’enthousiasme significatif entourant ces avancées.
Liste des améliorations technologiques prévues :
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Condensateurs améliorant la stabilité de l’alimentation électrique.
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Doublement des tape-outs, prouvant l’engouement des concepteurs.
TSMC, conscient des attentes du marché, prévoit également le lancement du processus A16 en 2026, lequel incorporera la distribution d’alimentation par le dos. Ce procédé devrait fournir une efficacité de performance améliorée, réaffirmant ainsi sa place au sein des leaders du secteur des semi-conducteurs.
L’année 2024 s’annonce donc charnière pour TSMC et ses innovations, avec un horizon prometteur pour les technologies numériques. Toujours en quête d’excellence, le fabricant taïwanais met tout en œuvre pour révolutionner le futur des puces électroniques.
